爱游戏-UCIe 2.0，详细解读！

UCIe 2.0，具体解读！ 时候：2024-12-19 20:30:12 手机看文章

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由于摩尔定律的掉效，半导体行业曩昔多年正在寻觅晋升芯片机能的方式，而Chiplet正在成为几近所有巨子的配合方针。但是，由于Chiplet的理念是将芯片的分歧功能模块酿成一个die，若何包管这些die可以或许更通用地毗连到一路就成了行业的甲等年夜事。

在是，UCIe（ Universal Chiplet Interconnect Express ）便顺势成立。据介绍，UCIe是一种开放的行业架构尺度，可在分歧chiplet之间供给die-to-die之间的接口，解决物理芯片间 I/O 层、芯片间和谈和软件仓库问题。

UCIe为die供给了尺度接口

（source：Cadence）

而继之前的UCIe 1.0和UCIe 1.1以后，新的UCIe 2.0尺度正式发布。而关在新尺度的描写，可以参考半导体芯闻昨日发布的《UCIe 2.0规范，正式发布》。我们也摘译以下：

UCIe 2.0，发布

UCIe同盟日前公布发布其 2.0 规范。UCIe 2.0 规范增添了对尺度化系统架构的撑持，以实现可治理性，并周全解决了跨多个chiplets的 SIP 生命周期（从分类到现场治理）的可测试性、可治理性和调试 (DFx) 设计挑战。可选的可治理性功能和 UCIe DFx Architecture (UDA) 的引入，包罗每一个芯片内的治理布局，用在测试、遥测和调试功能，答应经由过程矫捷同一的 SIP 治理和 DFx 操作方式实现与供给商无关的芯片互操作性。

另外，2.0 规范撑持 3D 封装，与 2D 和 2.5D 架构比拟，可供给更高的带宽密度和更高的功率效力。UCIe-3D 针对夹杂键合进行了优化，凸块间距可合用在年夜至 10-25 微米、小至 1 微米或更小的凸块间距，从而供给矫捷性和可扩大性。

另外一个功能是针对互操作性和合规性测试优化的封装设计。合规性测试的方针是按照已知杰出的参考 UCIe 实现来Device Under Test (DUT) 的主频带撑持功能。UCIe 2.0 为物理、适配器和和谈合规性测试成立了初始框架。

UCIe 同盟总裁兼三星电子公司副总裁 Cheolmin Park 暗示：“UCIe 同盟撑持多种芯片，以知足快速转变的半导体行业的需求。UCIe 2.0 规范在之前的版本根本上开辟了周全的解决方案仓库，并鼓动勉励芯片解决方案之间的互操作性。这又是同盟致力在蓬勃成长的开放芯片生态系统的又一例证。”

UCIe 2.0 规范的亮点：

周全撑持具有多个chiplets的任何系统级封装 (SiP) 布局的可治理性、调试和测试。

撑持3D封装，显著晋升带宽密度和功率效力。

改良的系统级解决方案，其可治理性被界说为chiplet仓库的一部门。

针对互操作性和合规性测试优化的封装设计。

完全向后兼容 UCIe 1.1 和 UCIe 1.0。

与此同时，我们也带来了UCIe同盟同步发布的UCIe 2.0白皮书，以飨读者。

以下为白皮书正文：

UCIe 2.0 规范：延续立异，

鞭策开放 Chiplet 生态系统

Universal Chiplet Interconnect Express (UCIe) 是一种开放的行业尺度互连，可在 Chiplet 之间供给高带宽、低延迟、节能且经济高效的封装内毗连。它知足了全部计较范畴（涵盖云、边沿、企业、5G、汽车、高机能计较和手持装备）对计较、内存、存储和毗连的估计不竭增加的需求。UCIe 可以或许封装来自各类来历的die，包罗分歧的代工场、设计和封装手艺。

UCIe 2.0 规范触及两个普遍的范畴，以鞭策蓬勃成长的开放 Chiplet 生态系统。第一个规范以整体体例解决了任何具有多个 Chiplet 的系统级封装 (SiP) 布局中呈现的可治理性、调试和测试挑战。该解决方案超出了 UCIe 接口，利用 UCIe 加强功能，以完全向后兼容的体例进行扩大；第二个范畴触及利用夹杂键合互连等手艺（我们将其称为 UCIe-3D）的间距很是细（9 µm 到年夜约 1 µm，乃至更低）的垂直集成芯片。

1、在全部芯片生命周期中解决 SiP 级此外可治理性、调试和测试挑战

可测试性、可治理性和调试是需要延续立异的三个首要方面。UCIe 1.0 和 1.1 规范有几种机制来处置互连级此外可治理性和测试/调试/遥测（统称为 DFx）设计的各个方面。示例包罗通道裕度（lane margining）、合规性测试、故障陈述、边带拜候（sideband access）等。但是，在芯片和 SiP 级别仍有很多具有挑战性的问题必需解决，才能实现开放、即插即用的基在chiplet的生态系统的愿景。

UCIe 同盟正在周全解决这些挑战，超出接口级别，解决从die分类、封装/键合到现场级此外挑战——这涵盖全部硅片生命周期，这些加强功能将使我们的成员可以或许利用这些进修功效并改良上游。

在本文中，我们供给了实现普遍的、即插即用的基在小芯片的生态系统所需降服的挑战的示例。

在分类芯片测试时代，固然我们可以探测凸块，但没法对微凸块进行探测；特别是当我们转向 25µ 凸块间距时。是以，我们必需立异，利用其他凸块。一样，我们应当可以或许在现场无缝治理维修或固件进级。

对在封装级别可控性和可不雅察性有限的Chiplet，调试提出了怪异的挑战（例如，没法在封装内插入逻辑阐发仪或示波器）。行业应若何处置 SiP 中芯片的可治理性？最主要的是，我们若何平安地解决这些问题？一些chiplets可能没法从封装引脚直接拜候（见图 1a），这一事实使这些问题变得加倍坚苦。我们还需要处置各类带宽需求。例如，分歧的chiplets对扫描链、调试、可治理性等所需的带宽规模分歧。

我们对 UCIe 2.0 规范的方式是界说一个通用根本举措措施，该根本举措措施可在利用现有 IP 构建块（building blocks ）和封装级此外外部接口的同时解决所有已肯定的挑战。我们认为这些功能是互补的，我们的方式合用在现有 IP（乃至非 UCIe IP），并对 UCIe PHY 进行了加强。我们还利用外部封装引脚来拜候芯片集，以经由过程规范中界说的桥接机制进行治理、调试或测试。这些接口和 IP 必需与封装上的 UCIe 2.0 链路无缝协作，以供给所需的外部和内部拜候。图 1b 列出了分歧接口可用的带宽，为 SiP 设计人员供给了多种选择。

在 UCIe 2.0 规范中，可治理性是可选的。撑持的机制包罗发现chiplet集和其设置装备摆设；初始化芯片集布局（initialization of chiplet structures）和参数（即串行 EEPROM 替代）；固件下载；电源和热治理；毛病陈述；遥测；检索日记和解体转储信息；测试和调试；启动和陈述自检状况；和芯片平安的各个方面。这些机制操纵现有的合用行业尺度，而且与chiplets上的底层和谈无关。这些机制旨在跨来自分歧供给商的chiplet工作，并撑持特定在供给商的扩大。这些功能是可发现和可设置装备摆设的，答应在 SiP 之间快速摆设通用固件库。UCIe 可治理性所需的焦点功能可以经由过程硬件和/或固件实现，从而提高矫捷性。

UCIe 2.0 可治理性基线架构（manageability baseline architecture，如图 2）界说了一种桥接功能，用在毗连到外部接口（例如 SMBus 或 PCIe），从而实现封装外毗连。每一个chiplet组中的治理布局由多个治理元素构成，此中一个元素充任治理主管，负责发现、设置装备摆设和调和 SiP 的整体治理，并充任可治理性信赖根。

UCIe 治理传输被界说为一种自力在媒体（media-independent）的和谈，用在芯片组中治理实体之间和 SiP 中芯片组之间的通讯。平安机制被界说为按照功能供给所需的庇护级别。界说了两种治理链路封装机制，以利用边带和主带传输 UCIe 治理传输数据包。UCIe 界说了最多八个自力的虚拟通道来供给办事质量，每一个通道都具有有序或无序语义。数据包基在信誉（credits）进行互换，信誉最初是在链路练习时代协商的。

UCIe DFx 架构 (UDA：UCIe DFx architecture) 包括测试、遥测和调试，并经由过程治理布局进行笼盖。UDA 基在每一个chiplet内的 Hub-Spoke 模子（图 2）。每一个chiplet都撑持一个 DFx 治理中间 (DMH：DFx Management Hub )，这是一个治理元素，可充任拜候芯片内测试、调试和遥测功能的网关。DMH 答应发现这些功能，并将与这些功能相干的治理传输数据包路由到各类毗连的 DFx 治理“辐条”(DMS：DFx Management “Spokes” )。辐条（Spokes）是实现给定测试、调试或遥测功能的实体。一些示例包罗扫描节制器、MEM BIST、SoC（片上系统）布局调试、跟踪和谈引擎、焦点调试、遥测等。

架构设置装备摆设寄放器（图 3）在现有寄放器之上具有 UCIe-wrapper，为软件供给了一个通用框架。对系统级利用，可以按照 Spoke 的（UCIe 同盟分派的）供给商 ID (VID) 和（供给商分派的）Device ID (DID) 加载特定在供给商的驱动法式以撑持每一个怪异的功能。UDA 的治理数据包可以作为内存拜候和谈数据包（例如，用在发现chiplet中的 DMH/DMS）和/或以供给约定义的 UCIe DFx 动静格局（例如，用在经由过程chiplet将调试旌旗灯号发送到 PCIe 等封装引脚，以便利用逻辑阐发仪进行不雅察）发送。图 4 演示了其他利用模子。

固然治理数据包可以在现有 UCIe 端口长进行时分复用，但 UCIe 2.0 还供给了添加专用 UCIe-S 端口以实现可治理性和 UDA 功能的额外功能。这些端口可所以简单的边带（sideband），以 4 个凸块或半宽 (x8) 供给 800 Mb/s/标的目的，或更高，UCIe-S 以 32 GT/s 的速度为每一个 x8 供给 256 Gb/s/标的目的。

2、垂直集成芯片组可显著提高功任性能，并采取 UCIe-3D

UCIe 同盟在 2022 年 3 月成立，我们发布了界说明白的 UCIe 1.0 规范，解决了平面毗连（2D 和 2.5D）问题。我们熟悉到垂直集成的主要性，并暗示我们筹算研究 3D 芯片组。UCIe 2.0 规范经由过程完全界说的规范（涵盖平面和垂直毗连）兑现了这一许诺。

十多年来，跟着封装内存和计较的贸易化，供给垂直毗连的 3D 互连芯片组的手艺获得了显著前进，证实了需求的存在。此刻是时辰经由过程一系列选项来尺度化接口，以知足生态系统中的各类需求。

3D 封装手艺（例如夹杂键合 (HB：Hybrid Bonding)）的最新趋向是年夜幅缩Chiplet之间的凸块间距。UCIe-3D 的方针是将凸块间距从 9 µm 缩小到 1 µm，乃至可能更低。3D 互连将Chiplet之间的距离缩小到几近为 0。是以，互操作性需要限制在不异的凸块间距内。固然这不是一种普遍的即插即用（即，凸块间距为 1 µm 的芯片只能与凸块间距为 1 µm 的另外一个chiplet夹杂键合，而不克不及与凸块间距为 9 µm 的chiplet夹杂键合），但要害机能指标 (KPI：key performance indicator) 的改良（例如带宽密度、功率效力等）是庞大的。如表 1 所示。

UCIe-3D 的第一年夜优势是带宽密度增添。这是两重优势。起首，减小的凸块间距（从 9 µm 降至 1µm 以下）意味着给定面积的导线数目与平方成反比；例如，将 2.5D 的 25 µm 与 3D 的 5 µm 进行比力，可得出不异面积的导线数目增添 25 倍；其次是面积自己。与 UCIe 2D/2.5D 比拟，UCIe-3D 具有真实毗连与海岸线耗损的优势。这意味着外围 PHY 上不会华侈任何面积，而且全部芯片组都可用在 3D 毗连。

图 5 显示了利用 UCIe-3D 毗连的两个Chiplet组和九个片上彀络节制器 (NOC)。要取得凸块间距缩放的益处，必需连结相干电路简单，限制凸块。跟着带宽密度的增添，无需驱动更高的频率。如表 1 所示，即便在 4 GT/s 频率下，带宽密度也比 32 GT/s 的 UCIe 2.5D 提高了几个数目级（例如，凸块间距为 1 µm 的 UCIe-3D 为 300 TB/s/mm²，而凸块间距为 25 µm 的 UCIe-2.5D 为 1.35 TB/s/mm²）。为了顺应减小的凸块间距，我们经由过程选择恰当的误码率 (BER：bit error rate ) 消弭了对 (反) 序列化、CRC、重放等的需求（如表 1 所示）。一样，ESD 庇护电路必需先下降至 5V CDM，并从 3 µm 最先逐步消弭。

UCIe-3D 的第二个首要优势是功耗更低。跟着距离减小（~0），相干的电寄生效应也随之减小。跟着 SoC 频率（ = 4 GT/s），电路变得简单 - 由简单的逆变器构成。再加上频率下降，功耗乃至更低（最少低一个数目级）。

4、结论

UCIe 手艺成长势头强劲！自 UCIe 同盟成立以来，UCIe 同盟成员已公布了产物开辟，并供给了基在 UCIe 1.0 和 1.1 规范的可操作硅片演示。我们正处在与其他成功尺度（包罗 PCIe、CXL 和 USB）近似的数十年过程的初期阶段。跟着手艺的普和，我们的成员致力在对将来规范进行需要的改良；

UCIe 2.0 是我们许诺的表现。可治理性和 DFx 加强功能注解我们不竭致力在改良现有方式，而 UCIe-3D 则注解我们愿意接管需要的挑战，以实现能效机能的指数级改良。

最后，我想描画一个系统级封装的愿景，此中利用现有的 UCIe-2.5D 和 UCIe-2D 平面互连毗连多个 UCIe-3D 芯片组仓库，和所有行将推出的加强功能。现在的芯片级封装就像是小城市，其密度高在十年前的单片芯片，尔后者可以比作小村落。将来采取 UCIe-3D 的 SiP 将像一座摩天年夜楼林立的年夜都会，密度极高。计较和内存元件慎密封装在一路的高密度意味着比特传输距离更短，从而实现出色的机能和更低的功耗。换句话说，将来确切很是光亮。

值得一提的的是，作为芯片行业的主要介入者，NVIDIA 硬件工程副总裁 Ashish Karandikar在评价UCIe新尺度时辰谈到：“UCIe 2.0 规范的发布标记着基在芯片的系统设计成长的一个主要里程碑，它供给了一种初始化、治理和调试片上系统的尺度化方式。作为 UCIe 同盟的成员，NVIDIA 致力在推动该规范的各个方面，以帮忙鞭策下一代计较系统的立异和机能。”

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